逻辑门

Logic Gate Y = f(A, B, …)

符号: Y = f(A, B, …)
单位: logic 0 / 1 · V_IL, V_IH in volts · t_pd in nanoseconds
所属节: 数字逻辑
发布: 2026-08-25
作者: 由 The Circuit Desk 编写

逻辑门实现布尔运算之一（与、或、非、与非、或非、异或），其输出始终是合法逻辑电平，与输入的劣化程度无关。真正让逻辑门有用的不是逻辑功能，而是这种「再生」能力：它们可以无限级联而噪声不会累积。

计算输入的一个布尔函数并把结果恢复成合法逻辑电平的电路。

支配关系式 Y = A · B (AND) Y = A + B (OR) Y = ¬(A · B) (NAND) t_pd ≈ 0.35 R_out C_load logic 0 / 1 · V_IL, V_IH in volts · t_pd in nanoseconds

六种门与函数完备性

仅用 NAND 或仅用 NOR 就能实现任何布尔函数，因此集成电路实际制造的就是这两种门。与门和或门由与非门、或非门输出取反得到；异或门按经典接法需四个与非门，不过在 CMOS 中通常直接构造，因为与非门版本所用的晶体管数要多得多。

门	输出为 1 的条件	CMOS 晶体管数	单独即函数完备
非门	输入为 0	2	否
与非门	两个输入不同时为 1	4	是
或非门	两个输入都不为 1	4	是
与门	两个输入都为 1	6	否
或门	任一输入为 1	6	否
异或门	两输入不同	8–12	否（配合常数 1 即可）

电平、裕量与噪声

数据手册规定 V_IH（被识别为 1 的最低电压）、V_IL（被识别为 0 的最高电压）、V_OH（输出为 1 时的最低电压）与 V_OL（输出为 0 时的最高电压）。噪声裕量就是它们之间的间隙：高电平为 V_OH − V_IH，低电平为 V_IL − V_OL。5 V 下的 74HC 门高电平裕量约 2.5 V，这就是逻辑电路能承受会毁掉模拟信号的布线的原因。混用系列时裕量会塌掉——3.3 V 输出驱动 5 V CMOS 输入时裕量接近零，常常这块板能用、下一块就不能用。

传播延迟与扇出

每个门都增加一段延迟，且延迟随负载电容增大：一阶近似下 t_pd ≈ 0.35 R_out C_load。驱动 50 pF 而非手册标注的 15 pF，速度大约慢 3.3 倍。扇出指一个输出在不超过直流额定电流的前提下能驱动多少个输入，但在 CMOS 中实际瓶颈几乎总是电容，而不是直流。

未用输入不能悬空

悬空的 CMOS 输入电压不确定，输入反相器的两个管子可能同时导通，既取用电源电流又向门内注入噪声。所有未用输入都应接到电源轨或已使用的输入上。一块板上有 74HC00 四与非门却把其中三个门悬空，可能多出几十毫安的静态电流，而原理图上完全看不出来。

算例

需要一个「写信号为高且片选为低」时才有效的使能。用一片 74HC00 四与非门：把一个与非门的两个输入短接当作非门，对片选取反，再与写信号做与非，最后取反——四个门，一片封装搞定。替代方案是分立三极管加两只上拉电阻，速度更慢且随温度漂移。实测这条路径：每级负载 15 pF 时延迟 4 × 9 ns = 36 ns，末级输出再叠加 50 pF 探头电容带来的 25 ns，共 61 ns。

先读

布尔代数 Boolean Algebra

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架外延伸

Logic gate

Sources · 参考出处

Northern Illinois University https://nicadd.niu.edu/~fortner/course/phys375/lect/p375_05a.pdf
Physics LibreTexts https://phys.libretexts.org/Bookshelves/University_Physics/University_Physics_(OpenStax)/University_Physics_II_-_Thermodynamics_Electricity_and_Magnetism_(OpenStax)
NIST https://www.nist.gov/pml/owm/si-units-electric-current